2022年5月下旬発行予定の新刊書籍、『検証のためのSystemVerilogプログラミング』のご紹介です。 同書の「はじめに」を、発行に先駆けて公開します。 SystemVerilogは、設計、仕様、検証機能を統一的に記述できるハードウェア記述言語です。しかし、設計分野に ...

近刊書 『SystemVerilogによる検証の基礎』（篠塚一也 著） は、英文で1300ページを超えるSystemVerilog言語仕様書のなかから重要ポイントをピックアップし、ランダムスティミュラス生成、アサーション、ファンクショナルカバレッジ、UVMなど、デザイン検証のための機能を、幅広く、丁寧に解説しています。

同じSystemVerilogをベースにしながら，EDAベンダー間で微妙に違っていた機能検証手法。現在，業界標準化団体の一つである米Accelleraが，「UVM（Universal Verification Methodology）」の名の下に，標準化を行っている。それが実を結ぶかどうかは，最も普及している検証手法「VMM：Verification Methodology Manual ...

肥大化するLSI設計の検証作業。その緩和のために，SystemVerilogベースの検証手法「VMM（Verification Methodology Manual）」。それをスムーズに導入していった手法について，パナソニックが講演した。